시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구공학기술레포트

시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구

레포트 > 공학기술

인 쇄

바로가기저장

파일 :

시스템 구조 탐색을 위한 계층적 Floorplanning에 관한~.hwp [Size : 842 Kbyte ]

분량 102 Page

가격 3,000 원

네이버 ID로
다운 받기

카카오 ID로
다운 받기

구글 ID로
다운 받기

페이스북 ID로
다운 받기

자료설명

시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구에 대한 자료입니다.
시스템구조탐색을위한

목차/차례

요 약 1
제1장 서 론 3

1.1. 연구 배경 3

1.2. 기존 연구 방법들의 분석 6

1.3. 기본 개념 및 논문의 범위 9

1.4. 논문의 구성 16

제2장 계층적 영역 정제 알고리듬 17
2.1. 개요 17
2.2. 계층적 배치 방법 19
2.3. 영역 정제 (region refinement) 알고리듬 25
2.4. 영역 정제 알고리듬의 이론적 해석 32
제3장 배선 및 지연시간을 고려한 Floorplanning 39
3.1. 배선을 고려한 계층적 Floorplanning 39
3.2. 배선 전용 영역의 모델 41
3.3. 배선 전용 영역의 추정 및 할당 43
3.4. 지연시간을 고려한 Floorplanning 48

3.5. 지연시간을 고려한 배치의 비용함수 49

3.6. 네트 가중치의 조정 51

제4장 IP 재사용을 위한 Floorplanning 53
4.1. IP의 분류 55
4.2. 소프트 IP의 면적 및 성능 추정 55
4.3. IP를 고려한 Floorplanning 65
제5장 실험 결과 68
5.1. 계층적 영역 정제 알고리듬 69
5.2. 배선을 고려한 Floorplanning 73
5.3. 지연시간을 고려한 Floorplanning 84
제6장 결 론 86
참고 문헌 88
ABSTRACT 94

본문/내용

제1장 서 론
1.1. 연구 배경
최근 집적회로 시스템이 대규모 고성능화되고, 시장성을 위하여 빠른 설계 시간을 요구함에 따라, 상위 단계에서의 설계 및 합성과 IP (Intellectual Property)의 사용이 많아지고 있다. 상위 단계에서의 설계 및 합성을 이용한 집적회로 설계의 주요 과정은 그림 1-1과 같다. 이들 설계 과정의 각 단계에서는 각각 시뮬레이션 (simulation)이나 테스트 (test) 등을 거쳐서 각 단계에서의 설계가 주어진 설계 사양을 만족하는지 검증하는 과정이 포함된다.
행위 단계 합성 (behavioral level synthesis) 는 VHDL (VHSIC Hardware Description Language)이나 Verilog HDL과 같은 상위 레벨 언어로 기술하여 설계하고 이를 합성하는 과정으로, 여기에는 자원 할당 (resource allocation), 스케쥴링 (scheduling) 등의 과정이 포함된다[1].
레지스터 전달 레벨 합성 (register-transfer level synthesis)은 크게 두 부분으로 나누어진다. 데이터 패스 (data path) 부분에서는 다양한 블록의 재합성 (resynthesis), 레지스터 재할당 (register relocation), 리타이밍 (retiming) 등의 과정으로 설계를 최적화한다. 컨트롤 패스 (control path) 합…(생략)

참고문헌

참고 문헌
[1] G. De Micheli, `Synthesis and Optimization of Digital Circuits,` McGraw-Hill, Inc., 1994.
[2] 신현철, 김원종, 이주학, 이종배, 유문현, “단순화된 레이아웃 모델을 이용한 새로운 계층적 레이아웃 컴팩터”, 한국정보과학회 논문지, 제20권, 제3호, pp. 422-429, 1993.
[3] S. M. Sait and H. Youssef, `VLSI Physical Design Automation,` McGraw-Hill Book Co., 1995.
[4] M. Garey and D. Johnson, Computers and Intractability, W. H. Freeman and Company, 1979.
[5] J. B. Kruskal, `On the shortest spanning subtree of a graph and the traveling salesman problem,` Proc. of American Mathematical Society, pp. 48-50, 1956.
[6] Naveed A. Sherwani, `Algorithms for VLSI physical Design Automation,` Kluwer Academic Publishers, 1993.
[7] W.-J. Sun and C. Sechen, `Efficient and Effective Placement for Very Large Circuits,` Proc. Intern. Conf. on Computer-Aided Design, pp. 170-177, 1993.
[8] A. Iosupovici, C. King, and M. A. Breuer, `A module interchange placement machine,` Proc. 20th Design Automation Conf., pp. 171-174, 1983.
[9] M. A. Breuer, `A class of min-cut placement algorithms,` Proc. 14th ACM/IEEE DAC, pp. 284-290, 1977.
[10] A. E. Dunlop and B. W. Kernighan, `A procedure for placement of standard-cell VLSI circuits,` IEEE Trans. Computer-Aided Design, vol. CAD-4, pp. 92-98, 1985.
[11] P. R. Suaris and G. Kedem, `Quadrisection: A new approach to standard cell layout,` Proc. IEEE ICCAD, pp. 474-477, 1987.
[12] S. Mayrhofer and U. Lauther, `Congestion-driven placement using a new multi-partitioning heuristic,` in Proc. IEEE ICCAD, pp. 332-335, 1990.
[13] S. Kirkpatrick, C. D. Gelatt Jr. and M. P. Vecchi, `Optimization by simulated annealing,` Science, vol.220, pp. 671-680, 1983.
[14] C. Sechen and A. Sangiovanni-Vincentelli, `TimberWolf3.2: A new standard cell placement and global routing package,` Proc. 23rd ACM/IEEE DAC, pp. 432-439, 1986.
[15] L. K. Grover, `Standard cell placement using simulated sintering,` in Proc. 24th ACM/IEEE DAC, pp. 56-59, 1987.
[16] J. Lam and J. Delosme, `Performance of a new annealing schedule,` Proc. 25th ACM/IEEE DAC, pp. 306-311, 1988.
[17] M. L. Yu, `A study of the applicability of Hopfield Decision Neural nets to VLSI CAD,` Proc. of 26th ACM/IEEE DAC, pp. 412-417., 1989
[18] J. P. Cohoon and W. D. Paris, `Genetic placement,` IEEE Trans. CAD, vol. CAD-6, pp. 956-964, Nov. 1987.
[19] S. Sahni and A. Bhatt, `The complexity of design automation problems,` in Proc. 17th ACM/IEEE DAC, pp. 402-411, 1980.
[20] R. Kling and P. Banerjee, `Empirical and theoretical studies of the simulated evolution method applied to standard cell placement,` IEEE Trans. CAD, vol.10, no.10, pp. 1303-1315, Oct. 1991.
[21] H. Shin and C. Kim, `A simple yet effective technique for partitioning,` IEEE Trans. VLSI Systems, Vol.1, No.3, pp.380-386, Sep. 1993.
[22] K. Chong and S. Sahni, `Minimizing Total Wire Length by Flipping Modules,` IEEE Trans. CAD, vol. 12, no. 1, pp. 167-175, 1993.
[23] M. Igusa, M. Beardslee and A. Sangiovanni-Vincentelli, `ORCA A Sea-of-gates Place and Route System,` Proc. DAC, pp. 122-127, 1989.
[24] R.-M. Kling and P. Banerjee, `Optimization by Simulated Evolution with Applications to Standard Cell Placement,` Proc. DAC, pp. 20-25, 1990.
[25] C. Sechen, and A. Sangiovanni-Vincentelli, `The Timber Wolf placement and routing package,` IEEE JSSC, Sc-20, pp.510-522, 1985.
[26] S. Sutantavabul, E. Shragowitz, and R.-B. Lin, `An Adaptive Timing-Driven Placement for High Performance VLSI`s,` IEEE Trans. CAD, vol. 12, no. 10, pp. 1488-1498, Oct. 1993.
[27] M. A. Jackson and E. S. Kuh, `Performance-driven placement of cell based ICs,` Proc. 26th ACM/IEEE DAC, pp. 370-375, 1989.
[28] W. E. Donath, et. al., `Timing driven placement using complete path delays,` Proc. 27th ACM/IEEE DAC, pp. 84-89, 1990.
[29] A. Srinvasan, K. Chaudhary, and E. S. Kuh, `RITUAL: A performance driven placement algorithm for small-cell ICs,` Proc. IEEE ICCAD, pp. 48-51, 1991.
[30] B. M. Riess and G. G. Ettelt, `SPEED: Fast and Efficient Timing Driven Placement,` IEEE Int. Symposium on Circuits And Systems, pp. 377-380, 1995.
[31] A. E. Dunlop and V. D. Agrawal et. al., `Chip layout optimization using critical path weighting,` Proc. 21st ACM/IEEE DAC, pp. 133-136, 1984.
[32] M. Marek-Sadowska and S. P. Lin, `Timing driven placement,` ICCAD, pp. 94-97, 1989.
[33] S. Y. Ohm, F. J. Kurdahi, and N. D. Dutt, `A Unified Lower Bound Estimation Technique for High-Level Synthesis,` IEEE Trans. CAD, vol.16, no.5, pp. 458-472, 1997.
[34] S. Chaudhuri and R. A. Walker, `Computing Lower Bounds on Functional Units Before Scheduling,` IEEE Trans. VLSI Systems, vol.4, no.2, pp. 273-279, 1996.
[35] I. Ahmad and C. Y. R. Chen, `Post-Processor For Data Path Synthesis Using Multiport Memories,` Proc. IEEE ICCAD, pp. 276-279, 1991.
[36] R. Jain, A. C. Parker, and N. Park, `Predicting System-Level Area and Delay for Pipelined and Nonpipelined Designs,` IEEE Trans. CAD, vol.11, no.8, pp. 955-965, 1992.
[37] K. Kozminski, `Benchmarks for layout synthesis- evolution and current status,` in Proc. 28th ACM/IEEE DAC, pp. 265-270, 1991.
[38] TanGate Manual, TANGENT Corporation, 1989.
[39] Performance Driven Layout with GARDS 7, Silvar-Lisco Corporation, Aug. 1991.
[40] S. Kim and C. Kyung, `Circuit placement on arbitrarily shaped regions using the self-organization principle,` IEEE Trans. CAD, vol. 11, no. 7, pp. 844-854, July 1992.
[41] W. Swartz and C. Sechen, `A New Generalized Row- Based Global Router,` Proc. ICCAD, pp.491-498, 1993.
[42] Asic Utility Program User`s Guide (SADAS2.2.1, SATEST 5.4.1), SAMSUNG Electronics, Dec. 1993.
[43] C. Kim, W. Kim, H. Shin, K. Rhee, H. Chung, and J. Kim, `Combined Hierarchical Placement Algorithm for Row-Based Layouts,` IEE Electronics Letters, vol. 29, no. 17, pp. 1508-1510, 1993.
[44] 김원종, 신현철, “영역정제를 이용한 계층적 배치 기법”, 한국정보과학회 논문지, 제21권 제6호, pp. 1018-1025, 1994.
[45] 김원종, 신현철, “배선 전용 영역을 고려한 계층적 배치”, 전자공학회 논문지, 제32권 A편 제2호, pp. 130-139, 1995.
[46] 김원종, 신현철, “레이아웃 검증을 위한 새로운 계층적 회로 비교 기법”, 한국정보과학회 논문지, C편 제4권 제5호, pp. 785-754, 1998.
[47] N. R. Quinn, `The Placement Problem as Viewed from the Physics of Classical Mechanics,` Proc. DAC, pp. 173-178, 1985.
[48] K. J. Antreich, F. M. Johannes, and F. H. Kirsch, `A New Approach for Solving the Placement Problem Using Force Models,` Proc. IEEE International Symposium on Circuits and Systems,` pp. 481-486, 1982.

장바구니